Arquitecturas SoC adaptativas heterogéneas integran interconexiones estandarizadas de chiplets

El encapsulado modular de semiconductores sustituye progresivamente a las matrices monolíticas en sectores como la industria aeroespacial, la defensa, las telecomunicaciones y la computación de alto rendimiento para resolver la creciente complejidad de enrutamiento y la disipación térmica. La integración del estándar Universal Chiplet Interconnect Express (UCIe) 1.1 directamente en arquitecturas de sistema en chip (SoC) adaptativas establece un bus independiente del proveedor y de baja latencia entre silicios coempaquetados.

Arquitectura de interconexión matriz a matriz y escalabilidad de ancho de banda
La transición desde interfaces serializadas de alta velocidad a nivel de placa hacia capas físicas de matriz a matriz dentro del encapsulado reduce la capacitancia parásita, la pérdida de inserción y el consumo de energía. La implementación de UCIe 1.1 en plataformas de computación adaptativa proporciona conectividad de capa física compatible con hasta cuatro enlaces independientes UCIe de encapsulado estándar (UCIe-SP) y hasta dos enlaces UCIe de encapsulado avanzado (UCIe-AP). Esta compatibilidad con topología dual proporciona un ancho de banda agregado dentro del encapsulado en el rango de multiterabits por segundo, lo que elimina las limitaciones en la transferencia de datos asociadas a las pistas de circuito impreso.

Integración de computación heterogénea y radiofrecuencia
Las aplicaciones de front-end de radiofrecuencia (RF), las redes ópticas coempaquetadas y la aceleración de inteligencia artificial requieren la coexistencia de diferentes procesos de fabricación de silicio. Las soluciones monolíticas convencionales obligan a fabricar motores de cómputo digital, convertidores analógico-digitales y circuitería de RF en nodos de proceso idénticos, imponiendo compromisos de diseño.

Los dispositivos adaptativos dedicados integran convertidores de datos de RF multicanal, lógica programable, bloques de hardware dedicados para procesamiento digital de señales (DSP) y motores de IA que entregan hasta 80 TOPS (billones de operaciones por segundo) de cómputo. Al vincular esta arquitectura con interfaces compatibles con UCIe, es posible interconectar etapas front-end analógicas de terceros, circuitos integrados de aplicación específica (ASIC), unidades centrales de procesamiento, procesadores gráficos y componentes ópticos dentro de un único módulo multichip. Esta integración optimiza las métricas de tamaño, peso, consumo y coste (SWAP-C), permitiendo reutilizar propiedad intelectual de silicio validada en sucesivas generaciones de diseño. Las primeras unidades de producción con estas interfaces están programadas para el cuarto trimestre de 2027.

Contexto adicional
Esta sección detalla especificaciones técnicas y análisis comparativo de la competencia no incluidos en el anuncio original del producto.

La adopción del estándar abierto UCIe responde a la transición del sector hacia ecosistemas de chiplets de múltiples fabricantes, reduciendo la dependencia de buses propietarios como el Advanced Interface Bus (AIB). Plataformas de semiconductores alternativas, como la serie Altera Agilex 9 Direct RF, integran convertidores de datos de alta velocidad mediante estructuras multimatriz avanzadas basadas en puentes de silicio integrados (EMIB). Frente a los protocolos propietarios de generaciones anteriores, la convergencia de plataformas programables hacia UCIe 1.1 estandariza parámetros críticos de transferencia —tales como latencias de capa física inferiores a un nanosegundo, consumos por debajo de 0,5 picojulios por bit y densidades de interconexión por perímetro superiores a cientos de gigabits por segundo por milímetro—, facilitando la interoperabilidad con aceleradores y memorias de terceros.

Editado por Evgeny Churilov, Induportals Media - Adaptado por IA.

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