El apilamiento 3D de chips aumenta la densidad de interconexión para la IA

CEA-Leti ha demostrado un proceso de unión híbrida die-to-wafer (D2W) con pasos de interconexión de hasta 1 μm, orientado a superar las limitaciones de rendimiento de los aceleradores de inteligencia artificial, los sistemas de computación de alto rendimiento y los dispositivos avanzados de imagen. Los resultados se presentaron en la Electronic Components and Technology Conference (ECTC) 2026 celebrada en Orlando, Florida, destacando los avances hacia una integración vertical más densa en el encapsulado de semiconductores.

Unión híbrida die-to-wafer para la integración avanzada de semiconductores
A medida que la escalabilidad de los transistores se acerca a sus límites físicos y económicos, los fabricantes de semiconductores recurren cada vez más al encapsulado avanzado y a la integración tridimensional para seguir mejorando el rendimiento informático. En lugar de depender únicamente de transistores más pequeños, la integración 3D permite apilar verticalmente múltiples capas de dispositivos, reduciendo la distancia que los datos deben recorrer entre componentes.

La demostración de CEA-Leti se centró en la unión híbrida die-to-wafer, una técnica que conecta directamente chips individuales a una oblea mediante interconexiones cobre-cobre de alta densidad. Al reducir el paso de interconexión a 1 μm, la tecnología incrementa significativamente el número de conexiones que pueden integrarse en una superficie determinada.

Para los aceleradores de IA y los sistemas de computación de alto rendimiento, donde el ancho de banda de memoria y el movimiento de datos representan importantes limitaciones de rendimiento, una mayor densidad de interconexión puede mejorar la comunicación entre dispositivos apilados y reducir simultáneamente el consumo energético asociado a la transferencia de datos.

Validación eléctrica de interconexiones de paso ultrafino
El equipo de investigación informó sobre pruebas eléctricas exitosas en estructuras que contenían hasta 100.000 enlaces de interconexión. Según CEA-Leti, los resultados confirmaron la viabilidad del enfoque de unión híbrida para aplicaciones de interconexión de alta densidad.

La caracterización eléctrica de estructuras de prueba en cadena tipo daisy-chain demostró la funcionalidad esperada y los niveles de rendimiento para pasos comprendidos entre 5 μm y 2 μm. Las estructuras de 1 μm también funcionaron correctamente, aunque los rendimientos estuvieron limitados por la precisión de alineación de los equipos de unión actualmente disponibles.

Este trabajo representa un paso importante hacia el aumento de la densidad de interconexiones verticales en sistemas semiconductores donde las tecnologías convencionales de interconexión a nivel de encapsulado pueden convertirse en un factor limitante.

Desafíos de alineación y reconstrucción de obleas
Alcanzar un paso de 1 μm requirió resolver dos desafíos clave de fabricación: la precisión de alineación y la planarización superficial.

El principal reto técnico consistió en posicionar los chips con suficiente precisión durante el proceso de unión. A escalas submicrométricas, incluso pequeñas desviaciones de alineación pueden afectar la conectividad eléctrica y el rendimiento de fabricación.

El proceso también requirió la reconstrucción de la oblea mediante una técnica de relleno de espacios entre chips (Inter-Die Gap Filling, IDGF). Este paso rellena los espacios entre chips adyacentes antes de formar estructuras adicionales de interconexión vertical. Para garantizar la compatibilidad con las etapas posteriores, los investigadores optimizaron el proceso de planarización químico-mecánica (CMP) con el fin de lograr la planitud superficial necesaria para una unión híbrida fiable y una interconexión vertical efectiva.

Estas mejoras de proceso están destinadas a respaldar futuras arquitecturas multi-chip con configuraciones de apilamiento cada vez más densas.




Integración con tecnologías TSV y Through-Oxide Via
La tecnología D2W demostrada forma parte de una hoja de ruta más amplia para la integración de semiconductores que incluye vías pasantes de silicio de alta densidad (HD TSV) y vías a través de óxido (TOV).

Las TSV proporcionan rutas eléctricas verticales a través de sustratos de silicio, mientras que las TOV permiten el enrutamiento eléctrico a través de capas de óxido. Combinadas con el relleno de espacios entre chips, estas tecnologías permiten la reconstrucción de obleas y la integración de múltiples chips con funciones diferentes dentro de un único encapsulado apilado.

Estas arquitecturas están adquiriendo una importancia creciente en sistemas avanzados de IA, sensores de imagen y plataformas de computación heterogénea, donde procesadores, memorias y aceleradores especializados deben intercambiar grandes volúmenes de datos con una latencia mínima.

La capacidad de combinar enfoques de integración die-to-wafer (D2W) y wafer-to-wafer (W2W) también puede proporcionar una mayor flexibilidad para equilibrar rendimiento, rendimiento de fabricación y costes de producción.

Hoja de ruta hacia la escalabilidad submicrométrica de las interconexiones
CEA-Leti indicó que esta demostración constituye una plataforma transitoria de prueba de concepto para futuros desarrollos.

La próxima fase de investigación se centrará en integrar la unión D2W con tecnologías HD TSV y TOV, avanzando hacia un objetivo de paso de 0,5 μm. Según los investigadores, los futuros equipos de unión con capacidades de alineación de aproximadamente 0,5 μm (3σ) deberían mejorar significativamente el rendimiento de fabricación a estas dimensiones.

Una reducción adicional del paso podría permitir densidades de interconexión considerablemente mayores, respaldando las crecientes necesidades de ancho de banda de los aceleradores de IA de próxima generación y de los sensores de imagen CMOS avanzados.

La investigación se llevó a cabo en el marco de la FAMES Pilot Line y del proyecto ANR NextGen bajo la iniciativa France 2030. Los trabajos relacionados con el relleno de espacios entre chips, las vías a través de óxido y las vías pasantes de silicio de alta densidad recibieron apoyo de IRT Nanoelec.

Contexto adicional
Esta sección detalla especificaciones técnicas y comparativas competitivas que no se incluyeron en el comunicado de prensa original.

La carrera por aumentar la densidad de interconexión se ha convertido en uno de los principales focos del encapsulado avanzado de semiconductores. Entre las tecnologías comparables se encuentran SoIC (System on Integrated Chips) de TSMC, Foveros de Intel, X-Cube de Samsung y las tecnologías de unión híbrida desarrolladas por imec y otras organizaciones de investigación de semiconductores.

Las tecnologías avanzadas actuales de unión híbrida suelen operar en rangos de pocos micrómetros, lo que convierte la demostración de un paso de unión híbrida die-to-wafer de 1 μm en un hito importante para la escalabilidad de las interconexiones verticales. A medida que las arquitecturas de hardware para IA dependen cada vez más de chiplets e integración heterogénea en lugar de la escalabilidad monolítica tradicional, las tecnologías que permiten interconexiones verticales más densas se están convirtiendo en componentes críticos de la cadena de suministro de semiconductores. Las mejoras en la densidad de interconexión pueden aumentar el ancho de banda por unidad de superficie al tiempo que reducen la energía necesaria para la comunicación, dos métricas cada vez más importantes para los aceleradores de IA, las plataformas de computación de alto rendimiento y los sistemas avanzados de imagen.

Editado por Aishwarya Mambet, editora de Induportals, con asistencia de IA.

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